FPGA Advantage 高性能完备的FPGA设计环境

FPGA Advantage是Mentor Graphics完整的FPGA/CPLD设计流程,在Windows、Linux和UNIX平台上整合了业界最著名的设计工具:设计创建和管理工具HDL Designer Series、设计仿真与调试环境QuestaSim以及逻辑综合工具Precision Synthesis,覆盖设计创建、仿真验证、逻辑综合、文档创建以及设计管理等方面,是业界最优秀的FPGA设计环境。

采用FPGA Advantage,对于复杂的FPGA/FPSOC设计和不同厂商的FPGA器件,可以采用相同的设计方法,在逻辑综合阶段轻而易举地实现不同器件厂商不同工艺技术的重新映射,使FPGA的设计具有最大的灵活性。整个设计流程的代码生成,编译,加载等都按照自动和增量的方式进行,能大大提高大规模设计的效率。整个设计流程直接支持基于IP设计和FPSOC设计。

HDL Designer ¬—设计复用、创建和管理工具

HDL Designer Series 是Mentor Graphics公司独有、完善的硬件设计复用、创建和管理环境,广泛地应用在FPGA, 平台化FPGA, 结构化ASIC,ASIC和SOC等多种设计流程中,主要的优点有:

快速地分析设计代码,评估代码,对RTL代码进行图形化处理。

采用多种高级设计输入工具,快速创建设计。

内置与其他EDA工具和版本管理工具的接口。

可以通过标准的TCL接口扩充工具。

与Mentor Graphics的其它工具构成完整的FPGA/ASIC设计流程。

设计复用

HDL Designer Series 帮助设计者快速地分析设计代码,实现代码的语法分析,设计文件的完整性分析,和代码的总体质量评估。并且,通过对RTL代码进行图形化处理,帮助设计者快速理解设计意图,进行设计复用。

代码设计完整性分析

在产品开发过程中,项目的资料经常需要在不同的工程师和设计团队之间进行传递。接收代码的工程师需要充分了解设计的意图,代码完成的情况以及有待完成的功能。这通常需要花费大量的时间和精力进行分析、编译、和仿真来确定文件有没有缺失,代码是否包含语法错误,设计的库是否全部具备。而采用HDL Designer,可以在几分钟之内自动地分析设计层次,对语法错误进行高亮显示,并显示出缺少文件的模块。

模块互连分析

了解设计的一个关键步骤是理解各功能模块如何互连。HDL Designer内嵌基于接口的设计编辑工具,具备创新性的技术,可以将HDL代码和框图描述的模块连接关系,采用简明扼要电子表格方式显示出来。工程师可以动态地切换到不同的模式来观察不同层次的信号,这样,工程师可以快速地了解设计的结构和模块的互连关系,进行修改和复用。

代码质量评估

传统的方法评估一个项目的代码质量高低基于主观的评价,而HDL Designer避免了这一缺陷。HDL Designer内置了不同的设计规则集合,比如,状态机编写是否完备,条件转移分支是否采取措施,避免产生锁存等。用户可以选择相应的设计规则,构建自己的评估策略,对工程中的模块自顶向下地进行评估,对规则集合中的每一条目进行检查并给出评分。这样,根据最终的总体分数,代码质量的高低一目了然,便于管理和评估,而设计工程师可以直接了解到代码中存在的潜在问题,设计小组也可以明确下一步的工作重点。HDL Designer内部包含了可重用方法学(3.0版)的规则,同时还包含Xilinx和Altera公司的设计规则,同时,用户可以进行灵活的修改,来制订出适合本公司的设计规则。

设计图示化

HDL Designer包含RTL的图示化引擎,根据代码的功能,可以将表示连接关系的HDL代码显示为框图或者电子表格的形式;可以将代码中的状态机描述提取出来显示为状态机转移图;或是将控制功能的代码表示为流程图的形式。通过将晦涩、枯燥的代码转化为直观的图形,设计工程师可以快速理解代码的功能,进行修改和复用。当设计完成并显示为合适的图形方式后,可以通过HDL Designer转化为HTML形式,这种交互式的网页格式可以方便地更新设计变化,帮助设计团队之间进行沟通,保持设计同步。

设计创建

HDL Designer提供丰富强大的输入手段,可以实现HDL与图形方式混合的层次化设计,支持 Top-Down和Bottom-Up的设计方法,支持团队设计,通过灵活方式的设计手段,结合IP复用,为用户提供了一个设计高效的设计创建环境。针对不同厂商的器件,可以采用相同的设计方法。结合数据管理、版本管理、文档管理、设计流程管理等全面的设计管理功能,为大规模设计提供了有力的支持。提供和多种仿真器、综合器的接口,用户可以根据实际情况定制自己的设计流程。与仿真工具如QuestaSim和综合工具如Precision结合提供完整的FPGA/CPLD设计流程。

支持广泛的设计输入方式

输入方式包括框图、流程图、状态机、真值表、基于接口设计(IBD)、表格式输入输出、HDL文本等设计输入描述方式。所有图形化设计输入都可以自动生成高效率可直接综合的HDL代码。

支持多种设计归档方式:HTML、PDF、DOC等,支持OLE功能。

支持IP的复用

可以直接应用标准IP核或者器件厂商产生的内核。

IBD电子数据表格

基于接口的设计(IBD)可以以电子数据表格的方式显示代码所描述的系统模块组成和各模块之间的信号连接关系,除此之外,设计者可以用这种侧重描述系统连接视图的编辑方式快速地创建设计。这种编辑方法可以清晰,快捷地描述设计层次和互连接口,具有很强的创新性。采用这种编辑方法,设计者可以轻松地和设计团队的其他成员进行交流。

状态机编辑器

在HDL Designer系列中,状态机编辑器也有很重要的作用。它不仅可以直观地反映出状态机代码的设计意图,更重要的是,状态机编辑器可以在仿真的同时提供状态机的动画仿真,以动画方式显示出各状态的动态转移,这样,将仿真的效果提高了一个层次,对于一些复杂的状态机设计的验证有很大的帮助。

设计管理

除了设计的分析与创建,对设计的管理也是设计者经常面临的一个挑战。因为除了要管理设计数据以外,设计团队要在整个设计流程中对项目进行管理。HDL Designer Series 通过以下途径解决设计中的管理问题:

工具接口

HDL Designer Series 可以和Mentor Graphics的其它工具如仿真工具QuestaSim或综合工具Precision进行接口,同时还可以通过Tcl API接口和一些第三方厂商的工具如FPGA的布局布线工具进行接口,从而形成一个完善的设计流程。

数据和版本管理

HDL Designer Series 可以对设计数据进行管理,比如选择不同的设计视图,搜索和关联设计数据。除此之外,管理的灵活性也显得尤为重要。HDL Designer Series 可以和主流的版本管理工具集成在一起,比如IBM公司的IBM® Rational ClearCase,Microsoft公司的Visual SourceSafe, Cliosoft公司的SoS等。这样,可以保护公司的已有投资。同时,HDL Designer Series 内置了两个版本管理工具:CVS和RCS,充分满足了设计者对版本管理的基本需求。

HDL Designer Series 在设计的复用、创建和管理方面的优异功能极大地提高了设计者的效率,同时提供了一个强大、有效的团队设计环境,提高了团队设计能力。通过帮助设计者节约时间,快速的分析,创建和管理设计数据,HDL Designer Series 可以帮助客户提高效率,创造出更多的价值。

QuestaSim - 混合HDL语言仿真调试环境

QuestaSim是业界最优秀的语言仿真器,它提供最友好的调试环境,是FPGA设计的RTL级和门级电路仿真的首选。它支持PC和UNIX、LINUX平台,是唯一的单一内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真,编译仿真速度业界最快,编译的代码与平台无关,便于保护IP核,具有个性化的图形界面和用户接口,为用户加快调试提供强有力的手段。全面支持VHDL和Verilog语言的IEEE 标准,以及IEEE VITAL 1076.4-95 标准,支持C语言功能调用, C的模型,基于SWIFT的SmartModel逻辑模型和硬件模型。

主要特点:

采用直接编译结构,编译仿真速度最快

单一内核无缝地进行VHDL和Verilog混合仿真

与机器和版本无关,便于数据移植和库维护

与机器无关的编译代码便于保护和利用IP, 支持加密IP

集成的Performance analyzer帮助分析性能瓶颈,加速仿真

加强的代码覆盖率功能Code coverage,能报告出每个分支的执行情况,进一步提高了测试的完整性。

同一波形窗口可以显示多组波形,并且能进行多种模式的波形比较(Wave Compare)

先进的Signal Spy功能,可以方便地访问VHDL 或者 VHDL 和Verilog 混合设计中的下层模块的信号,便于设计调试。

简单易用和丰富的图形用户界面,快速全面调试

Tcl/Tk用户可定制仿真器

完全支持VHDL/Verilog国际标准,完全支持Verilog 2001

首家支持SystemC

支持众多的ASIC和FPGA厂家库

集成的 C调试器,支持用C 语言完成测试平台和模块;

支持64位的OS.

Precision Synthesis - 强大的逻辑与物理综合器

Precision RTL Synthesis是Mentor Graphics公司新一代的RTL综合器,支持TOP-DOWN设计方法、模块综合、团队设计;支持VHDL、Verilog、EDIF混合设计的逻辑综合与优化。在此基础上引入许多以往用于复杂ASIC设计的先进综合技术和新的高性能时序分析引擎。无边界优化技术克服了传统优化技术中模块边界和寄存器对设计优化造成的障碍,新的时序分析引擎可以实现最复杂时序结构的准确分析。Precision集强大功能和简单易用于一身,帮助设计工程师在最短时间完成高性能的FPGA设计。

用户界面简单直观,不同设计阶段工具条界面动态更新,引导设计工程师简捷地实现可编程器件的综合与优化。内嵌RTL原理图和工艺级原理图浏览器,方便调试与性能优化。内嵌主流FPGA芯片厂商Xilinx、Altera、Actel、Lattice布局布线器接口。

支持高性能的逻辑综合与优化技术:跨层次综合、高级的状态机优化技术、Tunneling时序调整、逻辑复制、结构调整、LUT合并等。全新的优化引擎具有A.S.E.(自动特征提取)功能,自动识别电路结构以及器件内部资源,对不同的电路采用不同的优化技术确保满足设计的性能要求,提供高性能高质量的综合优化的结果。

支持方便灵活的设计约束方式,可以通过层次化浏览器、原理图、图形化窗口、命令行以及约束文件等多种方式设置约束条件,自动形成约束文件;支持SDC标准约束格式;支持相对于时钟沿的约束。支持多时钟和异步时钟电路分析,支持Xilinx 的DCM(数字时钟管理),支持增量方式分析。详尽的时序报告, 准确定位到设计源代码以及原理图,提高了调试效率。

Precision Physical Synthesis具备物理综合功能,基于布局布线后的互联延时信息实施准确的时序分析,根据器件的物理结构,综合运用各种先进的优化算法,对设计进行从逻辑到物理布局的综合优化,通过自动和交互相结合的方式,显著改善设计的综合效果,加快时序收敛过程,是业界最强大的综合工具。优秀的综合结果可以帮助设计工程师选择更低速度级别的芯片,最大限度地发挥器件性能,降低成本。可以直接修改物理布局,并对逻辑或物理修改后进行准确、实时的时序分析。

FPGA Advantage集成了设计的复用、创建和管理工具HDL Designer Series和强大的混合语言仿真器QuestaSim,综合工具Precision,构成了一个完善的FPGA一体化开发环境,对于提高FPGA/FPSOC的设计效率和设计质量有很大的帮助。